Cell

[Petrik]

1)aha, ja myslel ze SPE je jakoby maly nezavisly procesor s vlastni RAM (=localstore) a ze hlavni RAM je pro nej neco jako datove uloziste kam si pres DMA saha pro data. On tedy muze pouzivat tu hlavni RAM skutecne jako RAM i presto ze je pripojena pres DMA radic? To zni dost komplikovane...

2)zrejme jsem poradne nepochopil tu SW cache, ja myslel ze to funguje tak, ze ty data, u kterych vi, ze je bude potrebovat, necha proste v local storu nebo ze je prefechne tak, aby az je bude potrebovat, tak je bude mit. ale to je jedno, neresme to.

3) ja myslel ze ta 512kB je jen pro PPU, pokud cachuje vsechno, musi byt dost narocne to managovat, nebo ne?

4) to uz zni realneji, ale i tech 25GB per SPE mi pripada jako docela slusny udaj, to nema ani lecktera L2 cache

5)to mi je jasne, ja mel na mysli pouziti pro jine nez graficke vypocty. Na jedne strane tu je snaha zacit pouzivat grafiky pro jine nez graficke vypocty, na druhe tu je snaha intelu a IBM vyvinout resp. protlacit do prodeje hybridni CPU ala Cell. Bude myslim dost zajimave jak tento ousboj dopadne u superpocitacu, chystany roadrunner ma byt hybridni opteron/cell, nejaky jiny ma naopak pouzivat nejake GPU.

[TomasD]

Errr.. hele, ale tohle sou bezny verejny informace, furt nic co by museli vysvetlovat v IBM.

ad 1) Ono zavisi jak si to predstavujes. Pokud mas program co ma vsechny data i program ve 256kB, tak to je nezavislej procesor. Coz vetsinou nema, takze musi komunikovat se zbytkem sveta. Ten pak ma namapovanej do normalniho adresniho prostoru a poruznu hrabe.

ad 2) SW cache funguje tak, ze si normalne v kusu local storu naemulujes normalni X-cestnou cache. Vcetne tagu, validity bitu, nejakejch dylek cache line atd.
Takze kdyz chces neco pres cache, tak najdes tag a validity bit, pres ne zjistit jestli to tam mas. Kdyz jo tak to natahnes z localstoru, kdyz ne tak zahajis DMA transfer a spokojene cekas az se to natahne.

ad 3) Jako ze by PPU slo do hlavni pameti pres cache, kdezto DMA primo? To by bylo dost husty tohle synchronizovat, aby v hlavni pameti byly vzdycky updatovany zaznamy. Tj. nejaka WTWNA by tam musela bejt.
Ne, normalne proste cache ma dva porty (nebo jeden prepinaci, to nevim) a DMA i PPU pristupujou do hlavni pameti skrz tu cache. Je to vyrazne jednodussi nez kdyby tam jeden sel primo a jeden pres cache

ad 4) Jo, slusny to je.
ad 5) Neni superpocitac jako superpocitac, zavisi na tom co presne chces superpocitat.