"Anti-Hyper-Threading" od AMD

[Eagle]

Core Multiplexing Technology

CMT.png

[MEluZíNa]

Takze Conroe ma Anti-HT taky? Tim padem je AMD zas bez vyhody?

[Eagle]

Nevím, co to je.

[Petrik]

chapu to dobre tak, ze to je neco jako superskalarita dnesnich CPU, ale az na to, ze to paralelni zpracovani muze provadet vice jader naraz? Pokud jsou obe jadra velmi rychle propojeny tak nevidim duvod, proc by to nemohlo fungovat.

[Eagle]

chapu to dobre tak, ze to je neco jako superskalarita dnesnich CPU, ale az na to, ze to paralelni zpracovani muze provadet vice jader naraz? Pokud jsou obe jadra velmi rychle propojeny tak nevidim duvod, proc by to nemohlo fungovat.

A jak bys chtěl rozděli IP mezi dvě jádra To prostě nelze.

[Petrik]

Nevim co myslis vyrazem IP, ale zrejmne mam alespon castecne pravdu, protoze neco podobneho chysta i intel: http://www.cdr.cz/a/17884

A jak bys chtěl rozděli IP mezi dvě jádra To prostě nelze.

[Eagle]

Nevim co myslis vyrazem IP, ale zrejmne mam alespon castecne pravdu, protoze neco podobneho chysta i intel: http://www.cdr.cz/a/17884

IP = Instruction Pointer. Jinými slovy ukazatel na následující instrukci.

Pokud budu mít kód následující:

instrukce 1
instrukce 2
instrukce 3
instrukce 4
instrukce 5

... tak to není problém, protože se IP snadno stanoví.


Jenže jakmile budu mít kód:

instrukce 1
instrukce 2
testovací podmínka
jump-if podmínkový skok na KOD_B
KOD_A
instrukce 3
jump KOD_C
KOD_B
instrukce 4
KOD_C
instrukce 5

... tak jsem v pytli.

Tenhle jednoduchý příklad dnešní procesory odhadují pomocí predikce větvení. Pokud se ale bavíme o dvou jádrech, kde máme nějaké dekódování a samotné naplnění pipeline do scheduleru je aspoň 5 stupňů, tak se musíme pohybovat úplně v jiných dimenzích out-of-order (řekněme 100+ instrukcí). V takovém řádu je obrovské množstí podmínek. Jak bys to teda chtěl provést? Nehledě na to, že závislost výsledků v sekvenci instrukcí je gigantická (odhaduji tak 90%), jelikož kód obvykle počítá spoustu věcí na jediné proměnné. S takovou závislostí si nemůžeš dovolit ani zápisy do L1 cache (jsou proti registrům moc pomalé), natož aby docházelo ke sdílení mezi dvěma jádry.

Čímsi z CDR se tady neoháněj, už jsem to sem dal minulý týden. Podívej se na zdroj té zprávy - Freecableguy je jakýsi user z XtremeSystems. Nějaký jeho náčrtek je irelevantní v tom, zda to jde provést nebo ne.

[THX]

Nevím, co to je.

a nie je to nahodou to, ze pri branchingu, ak je druhe jadro volne, tak schleduler pocita na jednom jadre jednu vetvu a na druhom druhu?"

[Eagle]

a nie je to nahodou to, ze pri branchingu, ak je druhe jadro volne, tak schleduler pocita na jednom jadre jednu vetvu a na druhom druhu?"

A myslíš, že by to mělo nějaký valný efekt v situaci, kdy predikce větvení má spolehlivost v průměru kolem 95 % ? IMHO by další jádro svými požadavky na data zpomalilo L2 cache a RAM natolik, že by došlo k celkovému zpomalení. Tak to být nemůže.

[almanil]

Podle meho to nebude zdaleka duvod, ktery prikloni vahy na stranu AMD. Za predpokladu, ze neco takoveho vubec bude. Dvoujadrove aplikace budou IMHO jiz nastupovat, a vykony dualcore procesoru budou bez problemu stacit na non-dualcore aplikace.

[Eagle]

99% aplikací stále dual-core nevyužije. Za ten rok od uvedení prvních dvoujádrových procesorů se nic moc nezměnilo.