to Miho
AD1. No co sa tyka 1:1 to som suhlasim (cez delicku ide cely vykon RWM do..) ja som reagoval na Fila ktory tvrdil ze ide len pri 200FSB a nie vys, aktivny PAT urcujem podla toho ze ho zapnem na danom nastaveni v biose a bench a vypnem a bench a je jasno

AD2. Ja som hovoril o krajnom nastaveni teda na hrane moznosti danych pameti a tu je ten rozdiel pri dvoch totoznych pametiach v S.CH a D.CH. podla mojich zisteni do 5%

AD3. Rozdiel do 5% zalezi od kusu niektore maju takmer nulovy ale zvecsa ide o to ze bud casovanie alebo par MHz musi ist (na D.CH.) kvoli stabilite dole cele som to testoval na GoldMemory a stojim si za tym (skusal som viacero pameti)

AD4. No ja sa vyvoji rychlych PCB tiez moc nevenujem ale som si isty ze pri 500MHz ma 5cm dratu naviac neznedbatelny vplyv.

Maly priklad pri 500MHz trva jeden takt tak kratko ze jedna hrana ubehne po drate len 40cm (2/3 LS) a uz leti nova teda 5cm je pometne vyznamny rozdiel a ver mi ze transportne oneskorenie (tak sa tomu hovori odnorne ) uz dnes patri k vyznamnym obmedzeniam obzvlast pri 128 zbernici aka je pri DDR D.CH., ja osobne som sa s transportnymi oneskoreniami potykal uz pri internych zberniciach FPGA obvodov ktore fachcili na 300MHz.

Ale osobne za brzdu povazujem skor radic pameti v chipsete nez draty na doske (s tymi dratmi sa totiz pri navrhu rata a implementuju sa oneskorovacie cleny apod.) pretoze pri S.CH. je prechod medzi 64bit FSB a 64 bir RWM jednoduchy (hlupa delicka clocku) ale pri prechode 128bit RWM do 64bit FSB ja tam naviac mulitpexor (resp. demultiplexor) a to brzdi asi najviac.

No ale inak som asi fakt placnul to sa mi obcas stava ale nebyvam sam tak mi to odpust