Synchronní sekvenční obvod:

Mám úkol navrhnout sekvenční obvod,ale nemužu na to přijít.Potřeboval bych poradit.Děkuji. Navrhněte synchronní sekvenční obvod se vstupy x1 až x5 a s jedním výstupem z.Obvod porovnává vstupní 5 bitovou informaci s vektorem 11011.Na výstup z se v případě rovnosti vstupního a klíčového vektoru začne generovat v následujících hodinových cyklech sériově posloupnost 11011.V případě, že se v některém z těchto hodinových cyklů přestane vstupní vektor shodovat s klíčem, generování posloupnosti se ukončí.

Uff, z jakych prvku (soucastek) to mas navrhnout?
Este by me zajimalo na co konkretne nemuzes prijit?

Součástky nejsou dány,jen toto zadání.Konkrétně nevím jak začít....

napsat ve VHDL a pak vysyntetizovat ? kod bude tak na 10 radku, tutorialy o VHDL nebo Verilogu se valej po netu.

Sorry ale vůbec nevim o čem to mluvíš...tohle jsem nikdy neslyšel

Pokud po netu valej tutorialy mohl by jsi mi prosím dát odaz...děkuji

VHDL je jazyk popisujici hardware na urovni hradel, log. clenu atd. Prgaj se v nem programovatelny pole CPLD, FPGA a taky zakladni funkcnost ASICu (zakazkovejch obvodu).

jestli se v tom chces naucit, tak da se i u nas sehnat nejaka knizka, na webu treba tady
http://www.vhdl-online.de/~vhdl/

Dekuji ale spíš potřebuju poradit se sestavením...nevim jaké hradla...atd
Nemůžu na to přijít

a funkce uz mas spocitany ? ... pro vystup a klopaky taky se v tom moc nevyznam ale tohle bych si udelal prvni nejdriv bych si udelal tabulku ...
pro 5 vstupnich promenych (no potes ;) ) a 1 vystupni ......

no funkce uz jsem dlouho nepocital, jestli jsem pochopil zadani, tak by reseni mohlo vypadat treba takhle (priloha) v _n0007 je jenom ivertor na prostrednim vstupu a 5 vstupovy and pro zjisteni rovnosti vstupu a klice.

Citace:

---

Původně odeslal Hooligan

no funkce uz jsem dlouho nepocital, jestli jsem pochopil zadani, tak by reseni mohlo vypadat treba takhle (priloha) v _n0007 je jenom ivertor na prostrednim vstupu a 5 vstupovy and pro zjisteni rovnosti vstupu a klice.

---

tak kdyz to delas prez VHDL tak ti to ty rovnice vlastne dela samo ze ;) no kdyz to delas rucne ....

Hadam ze to mas nekam do skoly, protoze delat tohle z hradel v dnesni dobe je blbost (zbytecne velke mnozstvi obvodu, jde to jednoduseji). Napsat to ve vhdl uz je elegantnejsi, ale je to zas jak s tankem na mouchu. Ja osobne bych pouzil nejaky normalni mikrokontroler za par kacek.
Takze jestli to mas nekam do skoly tak soucastky urcite dany jsou, takze si to aspon zjisti!!!! Musis vedet jakej typy hradel mas pouzit sou jich totiz mraky: D klopny obvod, RS klopny obvod, JK a hradla NAND, NOR, XOR (kolik maji vstupu apod.)
Pokud muzes pouzit NOR a XOR tak se to hodne zjednodusi, stahni si z internetu datasheety nebo pravdivostni tabulky a mozna ti dojde jak urcit jestli je ten vstupni vektor spravny, pak napojis citac nebo tri D (to ti da celkem osm stavu z toho vyuzijes tech pet) a pomoci karnaghouvych map (opet google) si z jednotlivych stavu citace vyrobis uz ten vystup.
Pokud to mas navrhnout nekam do konkretni aplikace, tak potrebujem vedet aspon napajeci napeti a frekvence na kterych to pobezi.

Edit: Na to schema sem koukal a je to docela bordel :-) Nechci tvrdit ze je to blbe, ale v ty zmeti dratu jsem nerozpoznal princip funkcnosti. Koneckoncu Eddy to nechtel primo navrhnout, ale jen poradit. :-)

Citace:

---

Původně odeslal vendiik

Na to schema sem koukal a je to docela bordel :-)

---

No dovol ? :-) dyt je to uplne elementarni ;-) posuvnej registr kterej je enablovanej z _n0007 kde se porovnava vstup s klicem. Kdyz je klic se vstupem shodnej, tak se z registru vysype pozadovanej vektor, nastavenej pomoci R a S vstupama Dcek. Eddy to ma do skoly, rekl bych ze po nem zadnou realizaci chtit nebudou, schema nebo vhdl zdrojak by mel stacit :-)

vhdl je jenom jazyk popisujici chovani log. obvodu na hw urovni. neni to zadna krutost nebo tank :-)

Citace:

---

Původně odeslal Hooligan

No dovol ? :-) dyt je to uplne elementarni ;-) posuvnej registr kterej je enablovanej z _n0007 kde se porovnava vstup s klicem. Kdyz je klic se vstupem shodnej, tak se z registru vysype pozadovanej vektor, nastavenej pomoci R a S vstupama Dcek. Eddy to ma do skoly, rekl bych ze po nem zadnou realizaci chtit nebudou, schema nebo vhdl zdrojak by mel stacit :-)

vhdl je jenom jazyk popisujici chovani log. obvodu na hw urovni. neni to zadna krutost nebo tank :-)

---

K tomu principu schematu, tak to sem zas videl ze sou tam predem nastaveny decka a pak to nejak rotujes, spis se mi nechtelo resit tu smesici dratu :-)
Jinak s tim vhdlproblem samo neni, jenom sem myslel, ze by se dalo udelat i jinak nez hradlovym polem ktery sou dost drahy, aspon na tuhle kravinu myslim.